1.c

对IO进行约束主要是：

• 输入延时约束
  set_input_delay -max 0.6 -clk Clk [all_inputs]
• 输出延时约束
  set_output_delay -max 0.6 -clk Clk [all_inputs]
• 设置时钟的Net-work延时和source延时
  set_clock_latency -source -max 0.3 [get_clocks Clk]
set_clock_transition 0.08 [get_clocks Clk]
set_clock_uncertainty -setup 0.14 [get_clocks Clk]

2.B

• A：比如正常电路跨异步时，就会存在亚稳态的状态
• C：时钟频率越高，亚稳态出现的概率越大
• D：亚稳态无法在仿真中发现

3.B

CPU中还设置了一些硬件逻辑，用来完成从响应请求后到转入服务子程序之前的一系列操作，如保存断点和状态字，获取服务子程序的入口地址。这些操作是在响应请求后随即发生的，不可能预先安排在程序中，因而有硬件来完成。我们称这些操作为中断隐指令操作。

计算机组成原理专业知识。不同的计算机对中断的处理各具特色，就其多数而论，中断处理过程如下：
①关中断，进入不可再次响应中断的状态，由硬件实现。
②保存断点，为了在中断处理结束后能正确返回到中断点。由硬件实现。
③将中断服务程序入口地址送PC，转向中断服务程序。可由硬件实现，也可由软件实现。
④保护现场、置屏蔽字、开中断，即保护CPU中某些寄存器的内容、设置中断处理次序、允许更高级的中断请求得到响应，实现中断嵌套。由软件实现。
⑤设备服务，实际上有效的中断处理工作是在此程序段中实现的。由软件程序实现。
⑥退出中断。在退出时，又应进入不可中断状态，即关中断、恢复屏蔽字、恢复现场、开中断、中断返回。由软件实现。

4.C

FPGA是基于查找表的可编程逻辑器件
FPGA全称现在可编程逻辑门阵列
基于SRAM的FPGA确实需要每次上电后重新配置
MAX系列属于CPLD器件.CPLD是基于乘积项的逻辑器件

5.C

FIFO设计中的深度计算

写时钟频率 w_clk,
读时钟频率 r_clk,
写时钟周期里，每B个时钟周期会有A个数据写入FIFO
读时钟周期里，每Y个时钟周期会有X个数据读出FIFO
则，FIFO的最小深度是？

计算公式如下：

fifo_depth = burst_length - burst_length *（ X/Y）（ * r_clk/w_clk）

例举说明：
如果100个写时钟周期可以写入80个数据，10个读时钟可以读出8个数据。令wclk＝rclk ，考虑背靠背（20个clk不发数据＋80clk发数据＋80clk发数据＋20个clk不发数据的200个clk）代入公式可计算FIFO的深度
fifo_depth = 160-160X（80%）=160-128=32

如果令wclk＝200mhz，改为100个wclk里写入40个，rclk＝100mhz，10个rclk里读出8个。那么fifo深度为48
计算如下fifo_depth =80-80X（80%）X(100/200)=80-32=48

6.A

低通抗混滤波

7.A

将MUX的双输入接上A与A‘。然后片选信号接B即可

8.

9

不包含flash

FPGA的组成部分：6个部分

• 可编程输入/输出单元
• 基本可编程逻辑单元：由查找表和寄存器组成
• 片上内存RAM
• 丰富的布线资源
• 底层嵌入的功能单元：PLL，DLL，DSP，CPU
• 内嵌专用硬核

10.D

通常CMOS门电路都有反相器作为输出缓冲电路，而在工程实践中，有时需要将两个门的输出端并联以实现“与”逻辑的功能称为“线与”逻辑，或者用于驱动大电流负载，或者实现逻辑电平变换。常用OD门来实现线与逻辑

OC门是对双极性晶体管而言。必须要加上拉电阻

11.A

12.ABCD

13.

14.1 3 4

15.

代码覆盖率包含以下覆盖率：

• 行覆盖率
• 条件覆盖率
• FSM覆盖率
• 翻转覆盖率（toggle）

16.

取指 译码 执行 访存 回写
三级流水：取指 译码 执行

17.

恢复时间检查和移除时间检查