我照着FPGA Verilog 开发实战指南这本书43章，学习配套代码的时候，发现运行在我的显示屏上不对，虽说也能显示，但是错乱了。
于是我决定修改几个地方（1）分辨率（2）显示参数（3）时钟频率。书上说：
修改时钟频率相对简单，我写一个1.5分频的代码，把50Mhz变成33.3Mhz，如下（我一贴代码，格式就乱了，只好截图了）：
这个代码实现1.5分频是没问题的，但最终效果不好，屏幕显示变成一个细条一个细条的，难道是因为占空比造成的，我也不知道。
虽然我的显示屏不是480*272，而是了800*480，最后的试验结果是：不修改时钟频率也不影响。
分辨率的修改如下：
显示参数的修改如下：
最后，显示屏上的效果和书上一摸一样。
