1 JESD204B协议简介
2011年7月，第二次修订后的版本发布，称为JESD204B，即当前版本。修订后的标准中，其中一个重要方面就是加入了实现确定延迟的条款。另外，对数据速率的支持上升到了12.5 Gbps，并分成设备的不同速度等级。此修订版标准使用设备时钟作为主要时钟源，而不是像之前版本那样以帧时钟作为主时钟源。
2 JESD204B的三个子类
- 子类0：不支持确定性延迟，无需外部型号进行同步，可以认为是对之前版本的兼容。
- 子类1：支持确定性延迟，使用SYSREF信号进行设备时钟同步，适用500Mhz以上的采样速率。
- 子类2：支持确定性延迟，使用SYNCb信号进行设备时钟同步，适用500Mhz以下的采用率。
3 确定性延时
3.1什么是确定性延时
确定性延时就是数据接收器（例：FPGA母板）到数据转换器（例：ADC）数据链路的延时。由于数据转换器的特性，数据链路的长短不同，不同器件的确定性延迟会不同。
在ADC中，确定性延时被定义为输入信号采样边沿的时刻直至转换器输出数字这段时间内的时钟周期数。
JESD204B协议能够确定系统中每一个转换器的确定性延迟，正确利用该特性便可以在单系统中针对多个ADC创建同步或交错采样系统。
3.2确定性延时如何作用多个采样对齐
|名称|描述|
| ------------- |:-------------:| -----:|
|CLK|设备时钟，倍频后为采样时钟|
|SYSREF|同步参考时钟|
|FRAME |CLK帧时钟|
|MULTI-FRAME CLK| 多帧时钟|
注：CLK，FRAME CLK，MULTI-FRAME CLK必为同源时钟，而SYSREF也推荐与以上时钟同源。
如图所示：
首先由FPGA或时钟芯片产生一个SYSREF信号，发送器会将内部时钟对齐，即SYSREF上升沿后的第一个CLK时钟上升沿处产生FRAME CLK， MULTI-FRAME CLK时钟。并开始发送数据。（SYSREF同时还有同步采样的功能）
如果有多路数据链，我们在接收端会接收到这样的数据：
由于确定性延迟的不同，虽然各个器件同时开始采样（认为使用同一款ADC），但是由于种种因素，接收端收到的数据并不是对齐的。
但是，在JESD204B的协议中，每次对齐的并不是一帧数据，而是多帧组成的多帧数据。并且每一个多帧数据的边界都被多帧标识符标记了，所以可以利用数据缓冲器，将同一个时刻的数据对齐。
如下图：
因为JESD204B这样的对齐方式，在设计时要注意，最早到达的数据，和最晚到达的数据之间时差不能大于一个多帧时钟周期，一旦大于，就无法对齐了。
通常，多帧时钟持续时间为采样时钟周期的数十倍，还能够通过设置改变参数变量。
除此以外，在SYSREF时钟上升沿到来的时刻，如果有多路ADC，那么这些ADC将会下SYSREF时钟上升沿后的第一个采样时钟的上升沿开始同步采样，如下图：
4 子类1具体工作时序
- 由时钟芯片或FPGA产生SYSREF信号，并利用该信号对齐ADC内部所有时钟。SYSREF信号可以是一次脉冲，也可以是间断的周期信号，也可以是周期信号。在周期信号或间断周期信号的情况下，为了防止SYSREF信号出现在多帧时钟中间，SYSREF信号必须是多帧时钟周期的整数倍。由于周期SYSREF信号对数据转换器有很大的影响，所以SYSREF信号通常在同步建立后被关掉。（周期SYSREF信号会影响采样率）
- 一旦链接建立，接收端会通过拉低SYNCb信号请求code group synchronization（CGS，就是一个特定的字符）。
- 一旦接收端成功解码4个K28.5字符，就会将SYNCb信号拉高。之后再下一个LMFC边缘，发送ILA（链路对齐初始化），实现确定性延时的测量，并对齐多帧数据。
5 设计要求
如下图所示：
- 所有的Device Clocks必须同源，SYSREF也推荐同源，尤其是当SYSREF为周期或间断周期信号时。
- 所有的Device Clocks， SYSREF信号线必须等长，而各个数据链路则没有要求。
