1.高速结构设计之时序
改善时序主要有以下方式:
1.1添加寄存器层次
在关键路径中添加中间寄存器。但是需要注意的是，附加的时钟周期不能违反设计的技术条件。所以大多适用于高度流水线的设计中。整个功能不会受其影响
module fir (
output [7:0] Y,
input [7:0] A,B,C,X,
input clk,
input validsample
)
reg [7:0] X1,X2,Y;
always @(posedge clk )
if (validsample) begin
X1 <= x;
X2 <= X1;
Y <= A * X + B * X1 + C * X2;
end // if (validsample)
endmodule
在这段代码中Y的赋值逻辑比较复杂，有三个乘法和两个加法。可能会成为时序的瓶颈，所以为了改善时序，我们可以在乘法器和加法器中间再加一个流水线层级即添加一级寄存器。代码改为：
module fir (
output [7:0] Y,
input [7:0] A,B,C,X,
input clk,
input validsample
)
reg [7:0] X1,X2,Y;
reg [7:0] prod1,prod2,prod3;
always @(posedge clk )
if (validsample) begin
X1 <= x;
X2 <= X1;
prod1 <= A * X;
prod2 <= B * X1;
prod3 <= C * X2;
end
Y <= prod1 + prod2 + prod3;
end
endmodule
1.2 并行结构
把一个逻辑功能分成大量可以并行估值的更小的功能，减少路径延时为子结构的最长延时，例如将一个8位乘法拆分成2个4位乘法去完成，最后将结构进行组合。以此来缩短路径的延时。
1.3 展平逻辑结构
去除不需要的特权编码，展平逻辑结构，减少路径延时
譬如在
always @(posedge clk ) begin
if (ctrl[0]) rout <= in;
else if (ctrl[1]) rout <= in;
else if (ctrl[2]) rout <= in;
else if (ctrl[3]) rout <= in;
end
将其转化为
always @(posedge clk ) begin
if (ctrl[0]) rout <= in;
if (ctrl[1]) rout <= in;
if (ctrl[2]) rout <= in;
if (ctrl[3]) rout <= in;
end
这样以来去除了特权编码，展平了逻辑
1.4 寄存器平衡
从关键路径移动组合逻辑到相邻路径，寄存器平衡改善时序。
比如将d = a + b + c 改为
temp = a + b; d = temp + c;
1.5 重新安排路径
先看例子：
module randomlogic (
output reg [7:0] out,
input [7:0] A,B,C,
input clk,
input cond1,cond2);
always @(posedge clk) begin
if (cond1)
out <= A;
else if (cond2 && (C < 8))
out <= B;
else
out <= C;
end
endmodule // randomlogic
该代码生成的电路如下所示：
image.png
修改为如下代码以后：
module randomlogic (
output reg [7:0] out,
input [7:0] A,B,C,
input clk,
input cond1,cond2
);
wire condB = (cond2 & !cond1);
always @(posedge clk) begin
if (condB && (c < 8))
out <= B;
else if (cond1)
out <= A;
else
out <= C;
end
endmodule // randomlogic
电路图如下所示：
image.png
两种实现方式对比起来，第二种电路中的关键路径少了一个门，优化了时序性能
