DC:design compiler
作用：RTL逻辑综合
高层次描述转化成门级网表的过程。门级网表是什么，里面是各种单元和ip核。
https://www.jianshu.com/p/858079948adb
synthesis = translation + logic optimization + gate mapping
Translation:将RTL代码转化成GTECH库元件组成的逻辑电路。
gate mapping：将GTECH库元件组成的逻辑图转换到目标工艺库上，形成.dcc文件。
logic optimization：根据所需时延、功耗、面积等约束条件进行优化。
图形化界面操作：
1.进入gui界面
2.设置库--打开File菜单栏下的Setup进行设置
3.读RTL文件
4.加载符号图形
5.设置约束条件 --此处可命令操作也可图形操作
6.优化综合
7.查看报告
时序分析+面积报告分析
