赋值语句应该是开发过程中使用最多的语句，在FPGA中，赋值语句分为“非阻塞赋值”和“阻塞赋值”，什么是“非阻塞赋值”？ 什么是“阻塞赋值”？它们的区别在哪？下面用具体实例来说明。
不论学习什么语句，都是先认识，了解一下它再去使用，所谓"知己知彼，方可百战不殆"。
非阻塞赋值
赋值很好理解，重点在“非阻塞”，“阻塞” 就是 堵 ，“非"表 否定。非阻塞就是通畅嘛，那通畅怎么样的？
先看下面这段代码
initial
begin
A <= B; // 语句1
B <= A; // 语句2
end
其中操作符 "<=" 就是非阻塞型幅值语句。
我们看begin — end里的两个句子，到底哪个先执行呢？
答案是同时执行，因为它是非阻塞幅值，一路通畅啊，谁也拦不了我，我走我的，你走你的，互不干扰，通畅就通畅在这里。
现在提个问题：若A=1,B=2,那么执行以上语句后，A和B会变成什么呢？
想知道答案，我最好的办法就是编程，然后仿真看下结果。
源文件
///////////////////////////
// 文件名：非阻塞赋值语句 //
// 修改时间：2017.10.27 //
///////////////////////////
`timescale 1ns / 1ps
module n_assignment(
input wire clk,
input wire rst,
output reg [1:0]A,B
);
always @(posedge clk,negedge rst)
begin
if(!rst)
begin
A <= 1;
B <= 2;
end
else
begin
A <= B;
B <= A;
end
end
endmodule
写tb文件看下效果
`timescale 1ns / 1ps
module tb_n_assignment;
reg clk;
reg rst;
wire [1:0]A;
wire [1:0]B;
//例化
n_assignment uuit(.clk(clk),.rst(rst),.A(A),.B(B));
initial
begin
rst = 0;#100;
rst = 1;
end
always
begin
clk=1;#10;
clk=0;#10;
end
endmodule
这样我们从仿真图可以看出，这段代码实现的功能是将A,B两者的数据转换，也就是说执行
begin
A <= B; // 语句1
B <= A; // 语句2
end
A,B同时给对方值，给的是自己的初值，当一赋值之后就变成了对方＜（＾－＾）＞，这就类似两名相向跑步的运动员，起点便是初值，我们同时出发，速度都一样，所以A到了B出点时，B也到了A的出发点，也就是 A<=B,B<=A，我变成了你，你变成了我。
非阻塞赋值就是这样啦，下面看阻塞型赋值。
阻塞型赋值
阻塞型赋值说明在赋值时堵住了，那这堵又是怎么回事呢？
老办法，写代码做实验，仿真看结果。
///////////////////////////
// 文件名：阻塞赋值语句 //
// 修改时间：2017.10.27 //
///////////////////////////
`timescale 1ns / 1ps
module assignment(
input wire clk,
input wire rst,
output reg [1:0]A,B
);
always @(posedge clk,negedge rst)
begin
if(!rst)
begin
A = 1;
B = 2;
end
else
begin
A = B;
B = A;
end
end
endmodule
tb文件
module tb_assignment;
reg clk;
reg rst;
wire [1:0]A;
wire [1:0]B;
//例化
assignment uuit(.clk(clk),.rst(rst),.A(A),.B(B));
initial
begin
rst = 0;#100;
rst = 1;
end
always
begin
clk=1;#10;
clk=0;#10;
end
endmodule
可以看出这段代码的功能不再是交换A,B两者的值了,毕竟代码改了，赋值变成阻塞的了，功能当然不一样，这好像是废话，(lll￢ω￢)
我们再看看这段代码
begin
A = B;
B = A; //注意赋值是阻塞的
end
它是先执行A=B,B把自身的值给了A，然后再执行A=B。
就像接力赛，前面的执行了后面才能执行，语句A拿着接力棒，跑完了自己的路程,即执行了自己的语句，把接力棒交给语句B，B才能往前走，去执行它的语句。
电路构成的差异比较
好的，通过上面的两个例子，非阻塞型赋值和阻塞型的性质的都解释好了，下面再看下它们形成电路上的差异。
我们看这段代码
module and_block_assign
(
input wire a,b,c,
output reg y
)
always @*
begin
y=a;
y=y&b;
y=y&c;
end
endmodule
以上代码描述的电路是这样的
但是阻塞赋值语句变成非阻塞赋值语句后，也就是下面这段代码
module and_block_assign
(
input wire a,b,c,
output reg y
)
always @*
begin
y<=a;
y<=y&b;
y<=y&c;
end
endmodule
它描述的电路却是这样的
可以看出两者的差别是还是很大的，好了，关于赋值语句我就唠叨到这里，文章若有什么错误的地方希望读者指出，同时也欢迎大家和我在评论区交流，当然打赏那是最好不过的了。
