我不太理解这个过程叫不叫综合（synthesis），有人说：
1、什么是综合？综合就是把HDL语言/原理图转换为综合网表的过程。
2、什么是综合网表？综合网表就是综合的结果。文件后缀通常为.edn, .edf, .edif。EDIF网表是可以用文本编辑器打开的文本文件。Xilinx自家的综合结果是NGC网表，是二进制的文件，不能用文本编辑器打开。
3、综合网表中包含一些什么内容？综合网表中除了包含从HDL语言中infer出的与门、非门等组合逻辑和寄存器等时序逻辑之外，还包含FPGA特有的各种原语(Primitive)比如LUT，BRAM，DSP48，甚至PowerPC，PCIe等硬核模块，以及这些模块的属性和约束信息。
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把源代码变成原理图（电路图）：
先编译，编译成功之后，在Task面板中选择Compilation -> Compile Design -> Analysis & Synthesis -> Netlist Viewers -> RTL Viewer 就打开原理图窗口了
1-原理图
附源码如下：
2-抄别人的代码
