VTR CAD 流程
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- Odin II将Verilog硬件描述语言转换为代表异构块的逻辑门和黑盒组成的扁平网表。
- ABC synthesis package 用于执行每个独立电路的逻辑优化，然后每个电路被映射到LUTs和触发器。ABC的输出是一个==LUTs==，==触发器==和==黑盒==的.blif格式网表。
- VPR将这个网表打包成更粗糙的逻辑块，放置到电路中，并给其规划布线。为每个阶段生成输出文件。VPR将产生各种统计数据，例如完成布线所需的最小通道数、总线长度、电路速度、面积和功率。
这个CDA为众多的设计提供了可能，可以使用其他高级的综合工具来生成用于ABC的.blif文件。另外还可以使用不同的ABC逻辑优化器和技术映射器。只需要将用户的技术映射器的输出网表放入.blif格式文件中并将其输出到VPR。
或者，万一用户感兴趣的逻辑快不受VPR支持用户的CAD流程可以通过以.net格式输出逻辑块的网表来完全绕过VPR打包器。VPR可以放置和布局任何类型的逻辑块网表。用户只需要创建网表并在FPGA体系结构描述文件中描述逻辑块。
VPR 还支持时许分析和功耗估计。
设计流程:
- Odin II（逻辑合成）
- ABC（逻辑优化和技术映射）
- VPR（打包、布线）
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