命令回显

如果规则的命令行以字符“@”开始，则 make 在执行这个命令时就不会回显这个将要被执行的命令。
例：

@echo  开始编译 XXX 模块 ......

执行时，将会得到“开始编译 XXX 模块......”这条输出信息。如果在命令行之前没有字符“@”，那么，make 的输出将是：

echo 编译 XXX 模块 ......
编译 XXX 模块 ......

如果使用make的命令行参数“-n”或“--just-print”，那么make执行时只显示所要执行的命令，但不会真正的去执行这些命令。
make参数“-s”或“--slient”则是禁止所有执行命令的显示，就好像所有的命令行均使用“@”开始一样。

命令的执行

在一个规则的命令中，命令行“cd”改变目录不会对其后的命令的执行产生影响。就是说其后的命令执行的工作目录不会是之前使用“cd”改变目录不会对其后的命令的执行产生影响。就是说其后的命令执行的工作目录不会是之前使用“cd”进入的那个目录。如果要实现这个目的 ”进入的那个目录。如果要实现这个目的，就不能把“ 就不能把“cd”和其后的命令放在两行来书写。而应该把这两条命令写在一行上，用分号分隔。这样它们才是一个完整的”和其后的命令放在两行来书写。而应该把这两条命令写在一行上，用分号分隔。这样它们才是一个完整的 shell 命令行。
例：

foo : bar/lose
cd bar; gobble lose > ../foo

如果希望把一个完整的 shell 命令行书写在多行上，需要使用反斜杠（\）来对处于多行的命令进行连接，表示他们是一个完整的 shell 命令行。

foo : bar/lose
cd bar; \
gobble lose > ../foo

命令执行错误

为了忽略一些无关命令执行失败的情况，我们可以在命令之前加一个减号“-”（在[Tab]字符之后），来告诉 make 忽略此命令的执行失败。命令中的“-”号会在 shell解析并执行此命令之前被去掉，shell 所解释的只是纯粹的命令，“-”字符是由 make来处理的。例如对于“clean”目标我们就可以这么写：
例：

clean:
-rm *.o

其含义是：即使执行“rm”删除文件失败，make 也继续执行。使用“-k”参数，在重建一个.o 文件目标时出现错误，make 不会立即退出。虽然 make 已经知道因为这个错误而无法完成终极目标的重建，但还是继续完成其它后续的依赖文件的重建。直到执行最后链接时才错误退出。
一般 make 的“-k”参数在实际应用中，主要用途是：当同时修改了工程中的多个文件后，“-k”参数可以帮助我们确认对那些文件的修改是正确的（可以被编译），那些文件的修改是不正确的（不能正确编译）。例如我们修改了工程中的 20 个源文件，修改完成之后使用带“-k”参数的 make，它可以一次性找出修改的 20 个文件中哪些是不能被编译。

中断make的执行

在 Makefile 中将一个目标文件作为特殊目标“.PRECIOUS”的依赖，来取消 make 在重建这个目标时，在异常终止的情况下对这个目标文件的删除动作。每一次在 make 在重建一个目标之前，都将首先判断该目标文件是否出现在特殊目标“.PRECIOUS”的依赖列表中，决定在终止信号发生时是否要删除这个目标文件。不删除这种目标文件的原因可能是：1. 目标的重建动作是一个原子的不可被中断的过程；2. 目标文件的存在仅仅为了记录其重建时间（不关心其内容无）；3. 这个目标文件必须一直存在来防止其它麻烦。

make的递归执行

make 的递归过程指的是：在 Makefile 中使用“make”作为一个命令来执行本身或者其它 makefile 文件的过程。递归调用在一个存在有多级子目录的项目中非常有用。例如，当前目录下存在一个“subdir”子目录，在这个子目录中有描述此目录编译规则的 makefile 文件，在执行 make 时需要从上层目录（当前目录）开始并完成它所有子目录的编译。那么在当前目录下可以使用这样一个规则来实现对这个子目录的编译：

subsystem:
cd subdir && $(MAKE)

其等价于规则：

subsystem:
$(MAKE) -C subdi

第一个规则命令的意思是：进入子目录，然后在子目录下执行make。第二个规则使用了make的“-C”选项，同样是首先进入子目录而后再执行make。
在 make 的递归调用中，需要了解一下变量“CURDIR”，此变量代表 make 的工作目录。当使用“-C”选项进入一个子目录后，此变量将被重新赋值。总之，如果在Makefile 中没有对此变量进行显式的赋值操作，那么它代表 make 的工作目录。我们也可以在 Makefile 为这个变量赋一个新的值。此时这变量将不再代表 make 的工作目录。
存在两个特殊的变量“SHELL”和“MAKEFLAGS”，对于这两个变量除非使用指示符“unexport”对它们进行声明，它们在整个 make 的执行过程中始终被自动的传递给所有的子 make。另外一个变量“MAKEFILES”，如果此变量有值（不为空）那么同样它会被自动的传递给子 make。在没有使用关键字“export”声明的变量，make 执行时它们不会被自动传递给子make，因此下层Makefile中可以定义和上层同名的变量，不会引起变量定义冲突。
需要将一个在上层定义的变量传递给子 make，应该在上层 Makefile 中使用指示符“export”对此变量进行声明。格式如下：

export VARIABLE ...

当不希望将一个变量传递给子 make 时，可以使用指示符“unexport”来声明这个变量。
格式如下：

unexport VARIABLE ...

“export”更方便的用法是在定义变量的同时对它进行声明。看下边的几个例子：
1、

export VARIABLE = value

等效于：

VARIABLE = value
export VARIABLE

2、

export VARIABLE := value

等效于：

VARIABLE := value
export VARIABLE

3、

export VARIABLE += value

等效于：

VARIABLE += value
export VARIABLE

需要说明的是：单独使用“export”来导出所有变量的行为是老版本 GNU make所默认的。但是在新版本的 GNU make 中取消了这一默认的行为。因此在编写和老版本 GNU make 兼容的 Makefile 时，需要使用特殊目标“.EXPORT_ALL_VARIABLES”来代替“export”，此特殊目标的功和不带参数的“export”相同。它会被老版本的 make忽略，只有新版本的 make 能够识别这个特殊目标。这是因为，老版本的 GNU make不能识别和解析指示符“export”。为了和老版本兼容我们可以这样声明一些变量：

.EXPORT_ALL_VARIABLES ：
VARIABLE1=var1
VARIABLE2=var2

定义命令包

例：

define run-yacc
yacc $(firstword $^)
mv y.tab.c $@
endef

“run-yacc”是这个命令包的名字。在“define”和“endef”之间的命令就是命令包的主体。需要说明的是：使用“define”定义的命令包中，命令体中变量和函数的引用不会展开。命令体中所有的内容包括“$”、“（”、“）”等都是变量“run-yacc”的定义。

foo.c : foo.y
$(run-yacc)

此规则在执行时，我们来看一下命令包中的变量的替换过程：1. 命令包中的“ $^”会被“foo.y”替换；2. “$ @”被“foo.c”替换。