2019寒武纪SOC笔试题
1.不定项选择题
以下关于false-path的描述正确的是（C）
解析：false_path是不希望工具分析的路径，一般是异步路径，即跨时钟域的路径。另外一种是与电路正常工作不相关的电路，比如测试逻辑的电路等。
【A】一般模拟IP和系统的互联接口都可以设置为false-path
【B】两个不同频率之间的接口一定可以设置为false-path
【C】一般异步电路可以设置为false-path
【D】一般异步复位可以设置为false-path芯片接口的三态数据总线实现时如何处理（A）
解析：在FPGA中用的双向口一般都是用三态门来作为输入和输出的，这样优点是只要一个接口就可以输入输出比较节约逻辑资源，但缺点是三态门的处理没有常规两个I/O的方便。
【A】在芯片顶层把三态数据总线转为单向的两组总线
【B】在芯片各功能子模块内把三态数据总线转为单向的两组总线
【C】在芯片内部总线使用的地方把三态数据总线转为单向的两组总线
【D】不需要转换话音频率一般为300~3400Hz，若对其采样且信号不失真，其最小采样频率应为（B）
【A】600Hz
【B】6800Hz
【C】6200Hz
【D】7400Hz下列关于IC设计中同步复位与异步复位的区别，正确的是（ABCD）
【A】同步复位在时钟沿采复位信号，完成复位动作
【B】异步复位不管时钟，只要复位信号满足条件，就完成复位
【C】异步复位对复位信号要求比较高，不能有毛刺
【D】异步复位也需要同步到对应的时钟域，以便后续STA分析SRAM面积大小与那些因素相关（ABCD）
【A】容量，即总的bit数目
【B】地址译码方式
【C】禁布区
【D】BIST电路自底向上（Bottom-Up）综合策略的优点是（BCD）
【A】需要进行多次迭代
【B】可以根据不同模块的不同特点和要求单独进行优化
【C】对内存要求较小并且可以在多个机器上并行执行
【D】某个模块修改后不必重新综合整个设计，减少了综合时间关于综合说法不正确的是（ABD）
【A】如果实现的电路频率比较高，一般建议使用LVT Cell库综合
【B】如果综合时钟过约束30%，后端就可以实现同等频率
【C】综合阶段的时序Violation需尽可能优化干净，否则后端实现可能会出现困难
【D】一般为了综合优化的效果好，综合工具使用越新越好
2.问答题
Please write verilog code to represent a single bit DFF of synchronized reset and asynchronized reset.
If the data path takes up to three clock cycles, see the circuit below, please specify the multicycle constrains using SDC command. Note that hold check need to stay as it was in a single cycle setup case.
- T1为触发器的时钟端到数据输出端的延时，T2和T4为连线延时，T3为组合逻辑延时，T5为时钟网络延时。1）假设时钟clk的周期为Tcycle；2）假设Tsetup、Thold分别为触发器的setup time和hold time。那么为了保证数据正确采样（该路径为非multi-cycle路径），下面等式是否正确？如果不正确该如何修改？
T1 + T2 + T3 + T4 + T5 < Tcycle – Tsetup
T1 + T2 + T3 + T4 > Thold
