always @（敏感信号）
always可以用于描述组合逻辑电路和时序逻辑电路。
always描述组合逻辑电路
该语句一般用于描述目标（硬件电路）的行为。即，当敏感信号产生时，设计目标应该有的动作，这些动作写在always后面的语句块中。
例如，当a的值发生变化后，输出信号y的值随之变化。
input a,m,n;
reg y;
always @(a)
begin
if(a==1) y=m;
else y=n;
end
如果要求多个信号中的任何一个信号有变化，就触发该动作，那么只需改为：
always @(a or m or n)
……
这里的敏感信号a使用的是电平敏感信号，只要输入发生变化，就会触发硬件行为。同时always还支持边沿敏感信号，用来描述时序逻辑电路。
always描述时序逻辑电路
always语句最常使用的地方，应该就是描述时序逻辑电路了。
一般时序逻辑电路都有一个时钟信号Clk。当在时钟边沿的时候，触发一些动作。
比如加法计数器：
reg [4:0] count;
always @(posedge Clk)
begin
count <= count + 1'b1;
end
其中posedge表示上升沿（positive edge），下降沿（negative dege）则使用negedge表示。
如果给这个计数器加一个异步复位信号，那么就在敏感信号列表里面加上它：
reg [4:0] count;
always @(posedge Clk or posedge Reset)
begin
if (Reset == 1) count <=0 ;
else count <= count + 1'b1;
end
这是Verilog描述异步时序逻辑电路的基本格式。
在always块内判断异步信号时，如果异步信号高电平有效，Reset必须使用上升沿posedge修饰；反之，低电平有效用negedge，同时将 if (Reset == 1)改为 if (Reset == 0)。要注意的是，异步信号必须在进入always语句块后，立即进行判断。
在敏感信号列表中将（posedge Reset）去掉后，电路仍然有复位功能，只不过变成了同步复位。
**注意！always块使用注意事项 **
1、不要在不同的always块内为同一个变量赋值。
2 、不要在同一个always块内同时使用阻塞赋值（=）和非阻塞赋值（<=）。
3 、使用always块描述组合逻辑时使用阻塞赋值（=），在使用always块描述时序逻辑时使用非阻塞赋值（<=）。简单理解就是，在电平敏感的always块内使用阻塞赋值，在边沿敏感的always块内使用非阻塞赋值。
4、任何在always块内“被赋值的变量”都必须是寄存器型（reg）。即，<=或=左边的信号，必须是reg型。
5 always的敏感列表中可以同时包括多个电平敏感事件，也可以同时包括多个边沿敏感事件，但不能同时有电平和边沿敏感事件。另外，敏感列表中，同时包括一个信号的上升沿和它的下降沿敏感事件也是不允许的，因为这两个事件可以合并为一个电平事件。
